Kenwood NXR-700H Service Manual

NXR-700H264-7. Receiver PLL circuitsThe receiver unit (X55-309) has the 1st-PLL circuit for con-trolling the VCO that generates the hetero signal to the firstlocal oscillator, and the 2nd-PLL circuit for controlling the VCOthat generates the hetero signal to the second local oscillator.The 1st-PLL circuit consists of the VCO (Q7 and Q8), theBuffer amplifier (Q17), the RF amplifiers (Q16 and Q3), thePLL-IC (IC5), the Active loop filters (Q2 and Q4) and the Bandswitches (Q14, Q10, Q11 and Q59). The signal in the195.95through under 209.95MHz band generated by VCO Q7 andthe 209.95 through 223.95MHz band generated by VCO Q8is input to IC5 (pin5) via Q17 and Q16 as the Fin signal. The6MHz reference signal generated by the DDS-IC (IC7) is inputto IC5 (pin8) via Q3. Two signals, Fin and REFin, are phase-compared as the 100kHz comparison frequency by eachfrequency divider. The VCO output with the frequency syn-chronized is input to the 1st-Mixer as the first local oscillatorUpper hetero signal approximately +17dBm via Q17, Q23,and Q18. The control voltage is input to IC30 (ADC) pin16 viaIC6.Meanwhile, the 2nd-PLL circuit consists of the VCO (Q24),the Buffer amplifier (Q33), the RF amplifier (Q38, Q22), andthe PLL-IC (IC11). The 99.0MHz signal generated by Q24 isinput to IC11 (pin5) as the Fin signal via Q38. The 19.2MHzInternal reference clock distributed by the transmitter unit(X56-311) is input as the REFin signal to IC11 (pin8) via Q22.Two signals, Fin and REFin, are phase-compared by each fre-quency divider as the comparison frequency of 200kHz. TheVCO output with the frequency synchronized is input to IC9(prescaler IC) pin2 via Q33 and Q21. The 49.5MHz signal isfrequency-divided into halves by IC9 and is excited by Q53and distributed. One is input to IC12 (pin1) via Buffer ampli-fier_Q35. The other is input to IC13 (pin4) via Buffer ampli-fier_Q36. Both are input as approximately –16dBm for thesecond local oscillator Lower hetero signal. The control volt-age at this point is input to IC30 (ADC) pin10 via IC33.Q171/N1/RPD+5V+5V+9VQ3+5V208IC55FinLPFLPFQ16+9VLPFQ23+9VQ18REFin+9LV+9LV+9LV+9LVSW SWQ10SW SWQ11Q14Q59Q7195.95~209.95MHzQ8209.95~223.95MHzDiv.ActiveLPFIC6 16 IC30ADC IC91/2IC33 10 IC30ADCQ2,4Q331/N1/RPD+5V+5V+9RQ22+5V208IC115FinLPFLPFLPFLPFLPFLPFQ38+5VQ21+5V+3VQ53+5VAQ35+5VDQ36REFinDiv.Div.ATTATTATTATTQ2499.0MHz2 749.5MHzFig. 21 Receiver PLL circuits / 图 21 接收机 PLL 电路CIRCUIT DESCRIPTION / 电路说明4-7. 接收机 PLL 电路接收机单元 ( X55-309) 具有第 1 P L L 电路，用于控制对第一本地振荡器生成外差信号的 VCO ；以及第 2 PLL 电路，用于控制对第二本地振荡器生成外差信号的 VCO。第 1 P L L 电路由 V C O ( Q7 和 Q8)、缓冲放大器 ( Q17)、R F放大器 (Q16 和 Q3)、PLL-IC(IC5)、有源环路滤波器 (Q2 和Q4) 以及波段开关 (Q14、Q10、Q11 和 Q59) 组成。VCO Q7 生成的 195.95 到 209.95M H z 以下频带中的信号，以及 V C O Q8生成的 209.95 到 223.95M H z 频带中的信号，经 Q17 和 Q16 输入 IC5( 针脚 5) 作为 Fin 信号。DDS-IC(IC7) 生成的 6MHz 基准信号经 Q3 输入到 I C5( 针脚 8)。F i n 和 R E F i n 两种信号由各自的分频器进行相位对比，作为 100k H z 比较频率。频率同步的 V C O 输出经 Q17、Q23 和 Q18 输入到第 1 混频器，作为约 +17dBm 的第一本地上差信号。控制电压经 IC6 输入到 IC30(ADC) 针脚 16。同时，第 2 P L L 电路由 V C O ( Q24)、缓冲放大器 ( Q33)、R F 放大器 ( Q38、Q22) 和 P L L - I C ( I C11) 组成。Q24 生成的99.0M H z 信号经 Q38 输入到 I C11( 针脚 5)，作为 F i n 信号。发射机单元分配的 19.2M H z 内部基准时钟作为 R E F i n 信号经Q22 输入到 IC11( 针脚 8)。Fin 和 REFin 两种信号由各自的分频器进行相位对比，作为 200k H z 比较频率。频率同步的 V C O输出经 Q33 和 Q21 输入到 IC9( 预计数器 IC) 针脚 2。49.5MHz信号由 I C9 分频到一半，由 Q53 激励并进行分配。一个通过缓冲放大器 Q35 输入到 I C12( 针脚 1)。另一个通过缓冲放大器 Q36 输入到 I C13( 针脚 4)。二者被输入，作为第二本地振荡器下差信号的约 -16d B m。此时控制电压经 I C33 输入到IC30(ADC) 针脚 10。