Table 10-3. Instruction Set Summary (continued)Source Form Operation DescriptionEffect on CCRAddressModeOpcodeOperandBus CyclesV H I N Z CLDA ,X IX F6 3LDA oprx16,SP SP2 9ED6 ee ff 5LDA oprx8,SP SP1 9EE6 ff 4LDHX #opr16i 0 − − ↕ ↕ − IMM 45 jj kk 3LDHX opr8a 0 − − ↕ ↕ − DIR 55 dd 4LDHX opr16a 0 − − ↕ ↕ − EXT 32 hh ll 5LDHX ,X Load Index Register(H:X) from MemoryH:X ← (M:M + 0x0001) 0 − − ↕ ↕ − IX 9EAE 5LDHX oprx16,X 0 − − ↕ ↕ − IX2 9EBE ee ff 6LDHX oprx8,X 0 − − ↕ ↕ − IX1 9ECE ff 5LDHX oprx8,SP 0 − − ↕ ↕ − SP1 9EFE ff 5LDX #opr8i 0 − − ↕ ↕ − IMM AE ii 2LDX opr8a 0 − − ↕ ↕ − DIR BE dd 3LDX opr16a 0 − − ↕ ↕ − EXT CE hh ll 4LDX oprx16,X 0 − − ↕ ↕ − IX2 DE ee ff 4LDX oprx8,X Load X (IndexRegister Low) fromMemoryX ← (M) 0 − − ↕ ↕ − IX1 EE ff 3LDX ,X 0 − − ↕ ↕ − IX FE 3LDX oprx16,SP 0 − − ↕ ↕ − SP2 9EDE ee ff 5LDX oprx8,SP 0 − − ↕ ↕ − SP1 9EEE ff 4LSL opr8a ↕ − − ↕ ↕ ↕ DIR 38 dd 5LSLA ↕ − − ↕ ↕ ↕ INH 48 1LSLX ↕ − − ↕ ↕ ↕ INH 58 1LSL oprx8,X Logical Shift Left(Same as ASL)C ← MSB, LSB ← 0 ↕ − − ↕ ↕ ↕ IX1 68 ff 5LSL ,X ↕ − − ↕ ↕ ↕ IX 78 4LSL oprx8,SP ↕ − − ↕ ↕ ↕ SP1 9E68 ff 6LSR opr8a ↕ − − 0 ↕ ↕ DIR 34 dd 5LSRA ↕ − − 0 ↕ ↕ INH 44 1LSRX ↕ − − 0 ↕ ↕ INH 54 1LSR oprx8,X Logical Shift Right 0 → MSB, LSB → C ↕ − − 0 ↕ ↕ IX1 64 ff 5LSR ,X ↕ − − 0 ↕ ↕ IX 74 4LSR oprx8,SP ↕ − − 0 ↕ ↕ SP1 9E64 ff 6MOVopr8a,opr8a0 − − ↕ ↕ − DIR/DIR 4E dd 5MOV opr8a,X+ Move (M)destination ← (M)source 0 − − ↕ ↕ − DIR/IX+ 5E dd 5Table continues on the next page...Chapter 10 Central processor unitMC9S08SU16 Reference Manual, Rev. 5, 4/2017NXP Semiconductors 149
